第9期 2020/07/31
摩爾定律既已失效，我們?cè)撚檬裁捶椒ê饬堪雽?dǎo)體進(jìn)步？
是時(shí)候?qū)鹘y(tǒng)摩爾定律說(shuō)拜拜了。
當(dāng)前，最著名的技術(shù)準(zhǔn)則之一當(dāng)數(shù)摩爾定律。在過(guò)去超過(guò)55年時(shí)間里，這一“定律”成功概括并預(yù)測(cè)了晶體管尺寸不斷縮小，每?jī)赡曜笥覍?shí)現(xiàn)一次技術(shù)節(jié)點(diǎn)升級(jí)的趨勢(shì)。這反過(guò)來(lái)又成為半導(dǎo)體工程師們的奮進(jìn)動(dòng)力，讓他們付出一切，只為在規(guī)定的時(shí)限之內(nèi)將同一塊芯片中所容納的晶體管數(shù)量再增加一倍。
然而，當(dāng)初Gordon Moore第一次提出這項(xiàng)影響深遠(yuǎn)的定律時(shí)，還不存在節(jié)點(diǎn)之類的概念，而且當(dāng)時(shí)一塊集成電路上只能容納約50個(gè)晶體管。
但經(jīng)過(guò)數(shù)十的艱苦耕耘與數(shù)千億美元的投資，看看我們現(xiàn)在已經(jīng)走了多遠(yuǎn)！如果您正好是在自己的手機(jī)上閱讀本文，那么您手機(jī)使用的內(nèi)部處理器很可能使用的正是所謂7納米節(jié)點(diǎn)工藝。這意味著在一平方毫米的芯片中可以容納約1億個(gè)晶體管。5納米節(jié)點(diǎn)處理器現(xiàn)已投入生產(chǎn)，行業(yè)領(lǐng)導(dǎo)者甚至能夠在未來(lái)十年之內(nèi)打造出1納米節(jié)點(diǎn)。
但在此之后，半導(dǎo)體行業(yè)該向何處去？
畢竟1納米幾乎只是5個(gè)硅原子的寬度。很明顯，摩爾定律將很快失效，半導(dǎo)體制造技術(shù)將無(wú)法通過(guò)晶體管尺寸縮小進(jìn)一步提高處理能力。死路一條，注定是死路一條。
但真是這樣嗎？不一定，因?yàn)橛弥瞥坦?jié)點(diǎn)來(lái)描述半導(dǎo)體系統(tǒng)本身就不太準(zhǔn)確。事實(shí)上，7納米晶體管中的大部分關(guān)鍵特征都遠(yuǎn)不止7納米，而且這種命名與物理現(xiàn)實(shí)之間脫節(jié)的狀況已經(jīng)存在了二十年之久。這當(dāng)然不是什么秘密，但卻帶來(lái)了一系列糟糕的后果。
“即使不完美，我們?nèi)匀粦?yīng)該努力達(dá)成共識(shí)，找到一種比當(dāng)前制程節(jié)點(diǎn)更準(zhǔn)確的半導(dǎo)體發(fā)展描述方式。”—Michael Mayberry，英特爾公司CTO
而且大家對(duì)于“制程節(jié)點(diǎn)”的持續(xù)關(guān)注，實(shí)際上是忽略了另一個(gè)更為重要的事實(shí)，即即使不再對(duì)CMOS晶體管的幾何結(jié)構(gòu)進(jìn)行下壓縮，半導(dǎo)體技術(shù)仍然能夠繼續(xù)找到新的發(fā)展道路。另一個(gè)問(wèn)題是，以制程節(jié)點(diǎn)為中心的半導(dǎo)體發(fā)展觀已經(jīng)不能再像過(guò)去那樣真正推動(dòng)行業(yè)的發(fā)展。最后，人們只是在把無(wú)數(shù)資源投入進(jìn)去，只求換得一個(gè)看起來(lái)更漂亮、但卻毫無(wú)意義的數(shù)字。
因此，我們有必要尋找更好的方法，替代現(xiàn)有標(biāo)準(zhǔn)為半導(dǎo)體的后續(xù)發(fā)展制定更明確的考核標(biāo)準(zhǔn)。但是，在這樣一個(gè)競(jìng)爭(zhēng)激烈且各參與廠商向來(lái)勢(shì)同水火的行業(yè)中，專家們真能團(tuán)結(jié)起來(lái)、共商大是嗎？希望可以，因?yàn)橹挥羞@樣，我們才能再一次幫助這個(gè)世界上最大、最重要、也最具活動(dòng)的行業(yè)找到明確的前進(jìn)方向。
那么，我們到底是怎么走到這一步的？換句話說(shuō)，任何過(guò)去一百年中最重要的技術(shù)成果之一，微處理器為什么就走上了“拼制程節(jié)點(diǎn)”這條邪路？自1971年英特爾4004微處理器亮相以下，MOS晶體管的線性尺寸縮小至約千分之一，單一芯片上的晶體管數(shù)量增加到約1500萬(wàn)倍。而長(zhǎng)久以來(lái)，人們衡量這種集成密度進(jìn)步的度量標(biāo)準(zhǔn)主要是尺寸，即金屬半節(jié)距與柵極長(zhǎng)度。這樣的選擇主要是為了偷懶，因?yàn)樗鼈冊(cè)诤荛L(zhǎng)一段時(shí)間內(nèi)幾乎沒(méi)有什么變化。
金屬半節(jié)距是指導(dǎo)芯片之上從一個(gè)金屬互連點(diǎn)到下一個(gè)金屬互連點(diǎn)的間距的一半。直到十年之前，二維或者叫“平面”晶體管設(shè)計(jì)一直占據(jù)著主導(dǎo)地位，而其中的柵極長(zhǎng)度用于衡量晶體管源極與漏極之間的空間。器件的柵極堆疊位于該空間之內(nèi)，用于控制源極與漏極之間的電子流動(dòng)。從歷史角度看，柵極長(zhǎng)度成為決定晶體管性能的最重要指標(biāo)，因?yàn)闁艠O長(zhǎng)度越短，則代表器件的開(kāi)關(guān)速度越快。
在柵極長(zhǎng)度與金屬半節(jié)距大致相等的時(shí)代，二者共同構(gòu)成了芯片制造技術(shù)的基本特征，即節(jié)點(diǎn)數(shù)。芯片上的這些指標(biāo)通常每過(guò)一代縮小30%，從而成功使晶體管密度加倍——簡(jiǎn)單的自述，矩形的長(zhǎng)和寬尺寸各減小30%，則意味著面積減半。
在上世紀(jì)七十年代到八十年代，以柵極長(zhǎng)度與半節(jié)距衡量節(jié)點(diǎn)數(shù)的作法一直沒(méi)有問(wèn)題。但到九十年代中期，二者開(kāi)始脫鉤。為了繼續(xù)在速度與設(shè)備效率方面取得歷史性突破，芯片制造商開(kāi)始更積極地縮減柵極長(zhǎng)度。例如，所謂130納米節(jié)點(diǎn)制程的晶體管實(shí)際上使用的是70納米的柵極，結(jié)果就是摩爾定律的密度翻倍之道被保持了下去——只是將柵極長(zhǎng)度排除在外。而半導(dǎo)體行業(yè)基本上仍然延續(xù)著原本的節(jié)點(diǎn)命名習(xí)慣。
缺乏實(shí)際意義的技術(shù)節(jié)點(diǎn)
上世紀(jì)九十年代中期之前，邏輯技術(shù)節(jié)點(diǎn)就等同于CMOS晶體管的柵極長(zhǎng)度。有一段時(shí)間，柵極長(zhǎng)度的收縮速度要更快一些，但隨后又開(kāi)始保持同步。
斯坦福大學(xué)納米電子實(shí)驗(yàn)室，IEEE 2020年設(shè)備與系統(tǒng)國(guó)際發(fā)展路線圖
GMT方法
光刻技術(shù)的局限: 目前最先進(jìn)的光刻技術(shù)當(dāng)數(shù)極紫外光刻技術(shù)，光波長(zhǎng)為13.5納米。這意味著芯片特征的收縮空間即將耗盡，芯片制造商也不得不向單片式3D集成求助，通過(guò)增加芯片分層的方式保證CMOS密度的繼續(xù)增加。GMT方法所關(guān)注的也正是其中兩項(xiàng)最關(guān)鍵特征（柵極節(jié)距與金屬節(jié)距）的大小與層數(shù)。
斯坦福大學(xué)納米電子實(shí)驗(yàn)室，IEEE 2020年設(shè)備與系統(tǒng)國(guó)際發(fā)展路線圖
2000年初的技術(shù)發(fā)展又帶來(lái)了新的變化，處理器開(kāi)始關(guān)注自身運(yùn)行功耗。工程師們找到了保持設(shè)備繼續(xù)改進(jìn)的方法，例如讓晶體管的一部分硅置于源極之下，從而使電荷載流子能在較低電壓下更快通過(guò)，從而在提高CMOS器件速度與能源效率的同時(shí)，又無(wú)需進(jìn)一步加壓柵極長(zhǎng)度。
但為了解決電流泄漏問(wèn)題，CMOS晶體管的結(jié)構(gòu)必須進(jìn)行變更，情況也開(kāi)始進(jìn)一步跑偏。2011年，英特爾在22納米節(jié)點(diǎn)上切換為FinFET，其柵極長(zhǎng)度為26納米，半間距為40納米，鰭片則為8納米。
IEEE終身研究員兼英特爾資深員工、目前負(fù)責(zé)尋求新一代度量指標(biāo)的Paolo Gargini表示，“從這個(gè)時(shí)候開(kāi)始，節(jié)點(diǎn)就已經(jīng)徹底失去了意義，因?yàn)楣?jié)點(diǎn)數(shù)字已經(jīng)與大家能夠在芯片上找到的任何實(shí)際尺寸都沒(méi)有關(guān)系。”
雖然還不算是普遍共識(shí)，但整個(gè)半導(dǎo)體行業(yè)已經(jīng)逐漸開(kāi)始意識(shí)到，確實(shí)需要一種新的、更靠譜的解決方案，把簡(jiǎn)單表述與晶體管中最重要的實(shí)際特征重新統(tǒng)一起來(lái)。當(dāng)然，這絕不是要回歸使用柵極長(zhǎng)度的舊方法，現(xiàn)在的柵極長(zhǎng)度已經(jīng)不再直接決定芯片性能。相反，有人建議使用兩種方法來(lái)表示制造邏輯晶體管時(shí)的具體面積限制。一種被稱為接觸柵間距，是指從一個(gè)晶體管柵極到另一晶體管柵極間的最小距離。另一項(xiàng)則是金屬間距，用于衡量?jī)蓚�(gè)水平金屬互連點(diǎn)之間的最小距離。（由于現(xiàn)在柵極長(zhǎng)度已經(jīng)不再重要，自然也不需要再去把金屬間距硬拆分成「半間距」。）
ARM公司首席研究工程師Brian Cline解釋道，這兩項(xiàng)值可以算是新型制程節(jié)點(diǎn)中建立基本邏輯的“最小公分母”。而兩個(gè)值的乘積，也能夠很好地估算晶體管的最小可能面積。而其他各個(gè)設(shè)計(jì)步驟（包括邏輯構(gòu)成、SRAM單元、電路塊等）都會(huì)不斷增加這個(gè)最小面積的實(shí)際數(shù)值。他表示，“在對(duì)物理特征的精心設(shè)計(jì)之下，良好的邏輯制程應(yīng)該能夠?qū)⑦@個(gè)值保持在最低水平。”
IEEE國(guó)際設(shè)備與系統(tǒng)發(fā)展路線圖（IRDS）主席Gargini在今年4月還提出，半導(dǎo)體行業(yè)將把接觸柵極節(jié)距（G）、金屬節(jié)距（M）結(jié)合起來(lái)，建立起一項(xiàng)更能“反映現(xiàn)實(shí)”的三位數(shù)衡量指標(biāo)。對(duì)于未來(lái)的芯片來(lái)說(shuō)，最重要的將是芯片上的設(shè)備層數(shù)（T）。（IRDS是「國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖」，即ITRS的繼任者。ITRS曾是一項(xiàng)延續(xù)數(shù)十年之久的全行業(yè)研究項(xiàng)目，旨在預(yù)測(cè)未來(lái)節(jié)點(diǎn)的各方面細(xì)節(jié)以幫助半導(dǎo)體行業(yè)及各供應(yīng)商建立起統(tǒng)一的發(fā)展目標(biāo)。目前ITRS已經(jīng)失效，由IRDS繼續(xù)承擔(dān)相關(guān)指導(dǎo)工作。）
曾領(lǐng)導(dǎo)ITRS相關(guān)工作的Gargini提到，“這三項(xiàng)參數(shù)，基本足以對(duì)晶體管密度做出全面評(píng)估。”
根據(jù)IRDS路線圖來(lái)看，即將推出的5納米芯片中的接觸柵極節(jié)距為48納米，金屬柵極節(jié)距為36納米，且采用單層結(jié)構(gòu)，因此可以表述為G48M36T1的形式。雖然還不能完全解決問(wèn)題，但這至少要比“5納米節(jié)點(diǎn)”準(zhǔn)確得多、也有意義得多。
與節(jié)點(diǎn)命名法一樣，GMT指標(biāo)中的柵極節(jié)距與金屬節(jié)距值也將在未來(lái)十年中繼續(xù)減小。但這種減小速度也將越來(lái)越慢，按照目前的速度來(lái)看，大約會(huì)在十年之后達(dá)到終點(diǎn)。到那時(shí)，金屬節(jié)距將接近極紫外光刻所能操作的極限。盡管上一代光刻機(jī)能夠以經(jīng)濟(jì)高效的方式突破193納米波長(zhǎng)這一明確極限，但人們普遍認(rèn)為在極紫外光刻機(jī)上不會(huì)再有這樣的意外驚喜。
Gargini表示，“到2029年左右，我們將到達(dá)光刻技術(shù)的極限。”在那之后，“唯一的出路就只有堆疊……堆疊將是增加晶體管密度的唯一途徑。”
換言之，屆時(shí)層數(shù)T將變得至關(guān)重要。目前最先進(jìn)的硅CMOS仍是單層晶體管，通過(guò)十多個(gè)金屬互連層被鏈接至電路當(dāng)中。但如果我們能夠構(gòu)建起雙層晶體管，那么器件的密度將可直接翻倍。
硅CMOS的可行性目前仍受限于實(shí)驗(yàn)室環(huán)境，但相信情況很快就會(huì)出現(xiàn)轉(zhuǎn)機(jī)。十多年來(lái)，行業(yè)研究人員一直在探索生產(chǎn)“單片式3D集成電路”的方法，即在芯片中一層又一層地堆疊晶體管。這并非易事，因?yàn)楣璨牧系募庸囟韧ǔ：芨�，因此在堆疊下一層時(shí)、往往會(huì)對(duì)上一層造成破壞。盡管如此，部分工業(yè)研究工作（其中以比利時(shí)納米技術(shù)研究公司Imec、法國(guó)CEA-Leti以及英特爾為代表）已經(jīng)有所斬獲。作為由此催生出的兩種全新CMOS邏輯晶體管技術(shù)，NMOS與PMOS能夠交替堆疊并為下一代處理器鋪平發(fā)展道路。
更重要的是，即將出現(xiàn)的非硅技術(shù)也有可能率先邁入3D時(shí)代。例如，麻省理工學(xué)院Max Shulaker教授和他的同事們就在嘗試開(kāi)發(fā)采用碳納米管晶體管層的3D芯片。這類設(shè)備能夠在相對(duì)較低的溫度下制造加工，因此與傳統(tǒng)硅芯片相比，這些“碳芯片”的多層結(jié)構(gòu)似乎更易于實(shí)現(xiàn)。
其他企業(yè)也致力于研究能夠在硅材料上的金屬互連層內(nèi)構(gòu)建邏輯或存儲(chǔ)設(shè)備的方案，包括使用稀薄半導(dǎo)體（如二硫化鎢）制造微機(jī)械繼電器與晶體管等。
大約一年之前，一群著名學(xué)者齊聚加州大學(xué)伯克利分校，就新標(biāo)準(zhǔn)提出自己的看法。
專家們希望找到一種新的指標(biāo)，消除由節(jié)點(diǎn)倒計(jì)時(shí)帶來(lái)的“末世”氛圍。他們認(rèn)為，最重要的是要保證新指標(biāo)不再具有自然終點(diǎn)。換句話說(shuō)，數(shù)字應(yīng)該隨著進(jìn)步而上升、而非不斷下降。另外，新指標(biāo)還必須簡(jiǎn)單、準(zhǔn)確，而且與半導(dǎo)體技術(shù)改進(jìn)的核心目標(biāo)（功能更強(qiáng)大的計(jì)算系統(tǒng)）密切相關(guān)。
學(xué)者們也都坦言，這個(gè)領(lǐng)域的研究對(duì)于青年才俊們確實(shí)缺乏吸引力。理由也很簡(jiǎn)單：如果某個(gè)領(lǐng)域在可預(yù)見(jiàn)的未來(lái)十年內(nèi)都不太可能取得突破，那么誰(shuí)會(huì)愿意花四到六年接受相關(guān)專業(yè)教育？為了扭轉(zhuǎn)這一不利局面，專家們必須拿出更多創(chuàng)新解決方案，推動(dòng)計(jì)算技術(shù)重歸發(fā)展快車(chē)道。
從這個(gè)角度來(lái)看，IRDS提出的GMT指標(biāo)顯然還不夠完善。他們想要的理想指標(biāo)不僅能夠描述處理器的發(fā)展，同時(shí)也應(yīng)該可以衡量計(jì)算機(jī)整體系統(tǒng)中其他對(duì)性能具有重要影響的關(guān)鍵因素。雖然看起來(lái)似乎野心過(guò)大，但其中也確有可能蘊(yùn)藏著指導(dǎo)計(jì)算技術(shù)未來(lái)發(fā)展的基本思路。
拆開(kāi)英特爾Stratix 10現(xiàn)場(chǎng)可編程門(mén)陣列的封裝，我們能夠看到的絕不只有FPGA處理器。在封裝之內(nèi)，處理器芯片周邊包圍著一系列“小芯片”，包括兩款高帶寬DRAM芯片。處理器則通過(guò)一小片以高密度互連陣列蝕刻的芯片與內(nèi)存相對(duì)接。
一臺(tái)計(jì)算機(jī)的基礎(chǔ)，就是邏輯、內(nèi)存以及二者之間的連接。因此，為了拿出能夠服眾的新指標(biāo)，學(xué)者們最終選擇了DL, DM與DC 三項(xiàng)參數(shù)，共同構(gòu)成了LMC指標(biāo)。
根據(jù)LMC指標(biāo)的發(fā)起者們所言，在這個(gè)以數(shù)據(jù)為中心的新時(shí)代下，DL, DM與DC 的提升將共同為計(jì)算系統(tǒng)的整體速度與能源效率做出貢獻(xiàn)。三者能夠體現(xiàn)歷史數(shù)據(jù)，展示邏輯、內(nèi)存與連接性增長(zhǎng)之間的關(guān)聯(lián)性，也足以反映過(guò)去幾十年間這三項(xiàng)固有指標(biāo)的均衡增長(zhǎng)。更令人驚訝的是，這種均衡關(guān)系適用于不同復(fù)雜程度的各類計(jì)算系統(tǒng)——無(wú)論是移動(dòng)設(shè)備、臺(tái)式機(jī)還是世界上最強(qiáng)大的超級(jí)計(jì)算機(jī)，都可以借此加以描述。小組成員們表示，這種均衡增長(zhǎng)也將為計(jì)算系統(tǒng)勾勒出清晰的未來(lái)愿景。
LMC方法
LMC是一種替代性的芯片衡量指標(biāo)，主要通過(guò)邏輯密度(DL)、主存儲(chǔ)器密度(DM)以及二者之間的互連密度(DC)體現(xiàn)一套系統(tǒng)的技術(shù)價(jià)值。
在LMC指標(biāo)當(dāng)中，DL是指邏輯晶體管的密度，以每平方米的單元數(shù)量表示；DM為每平方毫米的主存儲(chǔ)器密度，以每平方毫米內(nèi)存單元數(shù)量表示；DC則為邏輯與主存儲(chǔ)器之間的連接，以每平方毫米的互連數(shù)表示。對(duì)于多層設(shè)備或者3D芯片堆疊類方案，則衡量標(biāo)準(zhǔn)可以轉(zhuǎn)換為體積——而不單純是平方毫米。
在三者當(dāng)中，DL應(yīng)該是大家最熟悉的一種，因?yàn)樽缘谝慌呻娐烦霈F(xiàn)以來(lái)，人們一直在計(jì)算芯片上的晶體管數(shù)量。雖然聽(tīng)起來(lái)簡(jiǎn)單，但事實(shí)并非如此。處理器上不同類型的電路在密度方面一直有所差別，而這很大程度上是受到設(shè)備互連機(jī)制的影響。邏輯芯片中最密集的部分通常是構(gòu)成處理器調(diào)整緩存的SRAM存儲(chǔ)器，數(shù)據(jù)被存儲(chǔ)于其中以供快速重復(fù)訪問(wèn)。這些調(diào)整緩存以六晶體管單元的大型陣列形式存在，憑借著明確的規(guī)則性而可以進(jìn)行緊密封裝。在這項(xiàng)指標(biāo)當(dāng)中，迄今為止報(bào)告的DL最大值應(yīng)該是臺(tái)積電以5納米制程工藝制造的135 MB SRAM陣列，其每平方毫米封裝有2.86億個(gè)晶體管。如果使用LMC命名法，那么該芯片應(yīng)被稱為286M。
在另一方面同，邏輯塊要比嵌入其中的SRAM更為復(fù)雜、更不統(tǒng)一且密度更低。因此，僅權(quán)限SRAM判斷技術(shù)水平可能不夠公平。2017年，時(shí)任英特爾公司高級(jí)研究員的Mark Bohr提出了一種使用其他常見(jiàn)邏輯單元的密度加權(quán)計(jì)算公式。該公式著眼于簡(jiǎn)單且普遍存在的雙輸入、四晶體管與非門(mén)結(jié)構(gòu)，外加一套同樣常見(jiàn)但更為復(fù)雜的電路（即掃描觸發(fā)器）中的單位面積晶體管數(shù)。在典型設(shè)計(jì)中，公式會(huì)根據(jù)其中的小柵極、大單元比例對(duì)各項(xiàng)元素進(jìn)行加權(quán)，借此計(jì)算出每平方毫米中的晶體管數(shù)量。Bohr當(dāng)時(shí)提到，SRAM的密集非常大，應(yīng)該被劃分為“論外”產(chǎn)物。
AMD公司高級(jí)研究員Kevin Gillespie指出，AMD公司在內(nèi)部就曾使用過(guò)類似的衡量指標(biāo)。他表示，任何不考慮設(shè)備連接方式的性能指標(biāo)都不可能足夠準(zhǔn)確。
另外幾位專家提出了新的可能性，即在經(jīng)過(guò)商定的成規(guī)模半導(dǎo)體知識(shí)產(chǎn)權(quán)成果中（例如得到廣泛使用的ARM處理器設(shè)計(jì)方案）測(cè)量平均密度。
實(shí)際上，根據(jù)ARM公司Cline的說(shuō)法，ARM方面放棄了使用單一指標(biāo)的想法，轉(zhuǎn)而考慮從完整的處理器設(shè)計(jì)方案中提取電路功能塊的密度。他表示，“我認(rèn)為面對(duì)多種多樣的硬件應(yīng)用，不可能存在一種適用于所有方案的邏輯密度指標(biāo)，”因?yàn)椴煌愋偷男酒c系統(tǒng)間存在著巨大的差異。他指出，不同類型的處理器（CPU、GPU、神經(jīng)網(wǎng)絡(luò)處理器、數(shù)字信號(hào)處理器等）有著完全不同的邏輯與SRAM比率。
最后，LMC的發(fā)起者們并沒(méi)有指定特定的DL測(cè)量方法，而決定將其留給業(yè)界討論。
DM的測(cè)量則相對(duì)簡(jiǎn)單。目前，主存儲(chǔ)器通常是指DRAM，因?yàn)槠鋬r(jià)格低廉、耐用性高而且讀寫(xiě)速度相對(duì)較快。
DRAM單元由單一晶體管構(gòu)成，該晶體管負(fù)責(zé)控制指向?qū)⒈忍卮鎯?chǔ)為電荷的電容器的訪問(wèn)操作。由于電荷會(huì)隨時(shí)間推移而泄漏，因此必須定期刷新各單元。目前的電容器建立在硅片上方的互連層中，因此密度不僅受到晶體管尺寸的影響，同時(shí)也受到互連幾何形狀的影響。LMC集團(tuán)在已發(fā)表的論文中找到的最高DM值出自三星之手。三星公司于2018年詳細(xì)介紹了其最新DRAM技術(shù)，密度可達(dá)每平方毫米200 M（2億）個(gè)單元。
但DRAM不可能長(zhǎng)久霸占主存儲(chǔ)器的寶座。當(dāng)今，磁阻RAM、鐵電RAM、電阻式RAM以及相變RAM等替代性存儲(chǔ)技術(shù)已經(jīng)投入商業(yè)生產(chǎn)，其中一些被嵌入處理器本體，也有一些作為獨(dú)立芯片存在。
更重要的是，在主存儲(chǔ)器與邏輯之間提供充足連接，已經(jīng)構(gòu)成當(dāng)今計(jì)算系統(tǒng)的一大主要瓶頸。DC所關(guān)注的處理器與內(nèi)存間互連性能，以往主要由封裝技術(shù)（而非芯片制造技術(shù)）所決定。與邏輯密度及存儲(chǔ)器密度相比，DC在過(guò)去幾十年的發(fā)展中一直沒(méi)能得到特別顯著的改善。取而代之的是，隨著新型封裝技術(shù)的出現(xiàn)與改進(jìn)，DC也表現(xiàn)出同步的跳躍式發(fā)展。以過(guò)去十年為例，單芯片單片系統(tǒng)（SoC）開(kāi)始讓位給在硅中介層上緊密結(jié)合的大量小芯片（即所謂2.5D系統(tǒng)）或者以3D形式堆疊排列的小芯片。目前臺(tái)積電集成芯片系統(tǒng)采用的3D芯片堆疊技術(shù)在DC方面表現(xiàn)最強(qiáng)，每平方毫米可容納12000條互連。
但是，DC不一定需要把邏輯接入獨(dú)立的存儲(chǔ)芯片。在某些系統(tǒng)中，主存儲(chǔ)器采用全嵌入式設(shè)計(jì)。以Cerebras Systems的機(jī)器學(xué)習(xí)大型芯片為例，其中使用的就是嵌入至單一大型芯片邏輯核心附近的SRAM。
LMC發(fā)起者們提出，如果將這表現(xiàn)最搶眼的三項(xiàng)參數(shù)統(tǒng)一到同一套系統(tǒng)中，那么DL、DM及DC可以表示為260M、200M、12K。
英特爾公司CTO Michael Mayberry認(rèn)為，用一個(gè)數(shù)字描述半導(dǎo)體節(jié)點(diǎn)先進(jìn)性的時(shí)代早就已經(jīng)結(jié)束了。而他在原則上也更支持那些更具系統(tǒng)全面衡量能力的指標(biāo)設(shè)計(jì)。他表示，“即使不完美，我們?nèi)匀粦?yīng)該努力達(dá)成共識(shí)，找到一種比當(dāng)前制程節(jié)點(diǎn)更準(zhǔn)確的半導(dǎo)體發(fā)展描述方式。”
他希望LMC能夠進(jìn)一步擴(kuò)展自身涵蓋范圍，包括指定要測(cè)量的內(nèi)容與具體方式。例如，在DM值方面，Mayberry表示其應(yīng)該特指與處理器處于同一芯片封裝之內(nèi)的存儲(chǔ)器。他補(bǔ)充道，對(duì)于“主存儲(chǔ)器”的具體歸類方式可能也需要作出調(diào)整。未來(lái)，處理器與數(shù)據(jù)存儲(chǔ)設(shè)備之間可能存在多層存儲(chǔ)。例如，英特爾與美光聯(lián)手打造的3D XPoint存儲(chǔ)器就是一種非易失性系統(tǒng)，其定位介于DRAM與存儲(chǔ)之間。
此外，基于密度的指標(biāo)（例如LMC）與基于光刻的指標(biāo)（例如GMT）均與代工廠及存儲(chǔ)芯片制造商的客戶們關(guān)系不大。AMD公司的Gillespie表示，“密度很重要，但性能、功能以及成本同樣重要。”Mayberry也補(bǔ)充道，每種芯片設(shè)計(jì)都需要在這四項(xiàng)因素之間做出權(quán)衡，因此“沒(méi)有哪個(gè)單一數(shù)字能夠準(zhǔn)確反映也節(jié)點(diǎn)的性能水平。”
全球第三大DRAM制造商美光科技高級(jí)研究員兼副總裁Gurtej Singh Sandhu指出，“目前，內(nèi)存與存儲(chǔ)層面最重要的指標(biāo)仍然是每比特成本。此當(dāng)然，其他一些與市場(chǎng)應(yīng)用緊密相關(guān)的性能因素也非常重要。”
也有一派觀點(diǎn)認(rèn)為，目前并不需要提出新的指標(biāo)。GlobalFoundries公司工程技術(shù)與質(zhì)量高級(jí)副總裁Gregg Bartlett表示，這些措施“實(shí)際上只在以尺寸縮小為主導(dǎo)的場(chǎng)景下才適用。”該公司于2018年決定放棄對(duì)7納米制程工藝的追求。這個(gè)級(jí)別上的客戶與應(yīng)用數(shù)量有限，與半導(dǎo)體行業(yè)的總體方向關(guān)系也不大。目前，只有英特爾、三星以及臺(tái)積電在繼續(xù)追求CMOS邏輯節(jié)點(diǎn)的制程突破，但全球半導(dǎo)體制造收入中的大部分比例都與此毫無(wú)關(guān)系。
Bartlett則認(rèn)為，CMOS邏輯與專用技術(shù)（例如嵌入式非易失性存儲(chǔ)器與毫米波無(wú)線電）的集成將決定半導(dǎo)體行業(yè)的未來(lái)，相比之下尺寸縮小就顯得意義有限了。
但可以肯定的是，尺寸縮小仍將在未來(lái)幾年內(nèi)成為半導(dǎo)體消費(fèi)者們最關(guān)注的指標(biāo)。LMC與GMT指標(biāo)的發(fā)起者們也都承認(rèn)這一點(diǎn)，并希望盡快制定出新的衡量方法以吸引更多新鮮技術(shù)人才持續(xù)推動(dòng)半導(dǎo)體行業(yè)的發(fā)展。
對(duì)于Gargini本人以及GMT的支持者們來(lái)說(shuō)，這是為了讓整個(gè)行業(yè)重歸正軌。他認(rèn)為，如果沒(méi)有可靠的統(tǒng)一發(fā)展指標(biāo)，行業(yè)的發(fā)展效率將越來(lái)越低。“這會(huì)增加失敗的可能性。到硅CMOS徹底耗盡尺寸縮小空間，我們還有十年時(shí)間。周期緊迫，如果不好好把握，我們恐怕難以達(dá)成推動(dòng)計(jì)算持續(xù)發(fā)展的必要突破。”
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